分区架构｜中性原子量子计算知识库

分区架构把量子处理器的"计算、存储、测量"三件事在空间上拆开：闲置量子比特躲进免受里德堡光束干扰的存储区，纠缠与读出各占一个专属区域，原子靠 AOD 镊子在分区间成批往返——编译器的任务变成了"让原子在对的时间出现在对的位置"。

问题背景

单片（monolithic）架构中所有操作共享同一空间：执行里德堡门时，全局激发光束会把区域内所有原子都激发一遍，未参与门的原子白白积累激发误差；荧光读出会把附近原子加热甚至踢出陷阱。分区架构（zoned architecture）由 Bluvstein 等人在实验上确立：把阵列划分为空间分离的纠缠区、存储区与读出区，量子线路通过”分区间搬运 + 区域内全局光束”交替执行 Bluvstein 2022 Stade 2024。存储区与计算区至少相距约 $20 μ m$ ，保证存储原子完全免疫里德堡激发 Ruan 2025。

这一架构对容错计算尤其自然：一个逻辑量子比特对应一个物理原子阵列，整个阵列可在分区间并行搬运，横向逻辑门就是”阵列整体搬进纠缠区、打一束全局光束、搬回”（见逻辑量子处理器与横向逻辑 Clifford 门）。

抽象模型

三区结构与执行循环

Stade 等人给出首个分区架构抽象模型 Stade 2024：

纠缠区：全局里德堡光束覆盖全区，区内所有处于阻塞半径内的原子对同时执行 CZ；单原子被激发但无邻居时自动回到原态，等效恒等操作——这是并行门的物理基础（见并行纠缠门）。
存储区：密集堆放闲置比特，只施加单比特门，屏蔽里德堡与测量光束，相干时间最优。
读出区：读出光束区内并行测量，支持中电路测量而不扰动其他原子（见中电路测量与非破坏读出）。

一次搬运由三步构成：装载（SLM 静态陷阱 → AOD 动态陷阱）、移动（调制 AOD 坐标）、存储（AOD → SLM，可跳过使原子留在 AOD 上）。

四条 AOD 约束

AOD 行列光束的物理性质给出四条硬约束 Stade 2024：

行列不交叉：移动中 AOD 行（列）保持最小间距且次序不变；
行列保持：同处一行（列）的原子在整个移动过程中始终同行（列）；
避免鬼点：AOD 行列交点处处成阱，装载一个阵列会顺带生成非预期”鬼点”陷阱，必须先用偏移移动把鬼点移出原子区；
阵列对齐：两个要纠缠的逻辑阵列必须空间重叠，而两者同时在 AOD 上会违反约束 1，因此至少一方要落在 SLM 陷阱里。

这四条约束把”把原子对搬到一起”变成了受几何限制的组合调度问题，是Arctic、Atomique、PowerMove、ZAP 等编译器的共同前提。

线路执行的分层形式化

在分区架构上，线路执行天然组织为层的序列：一个阶段（stage）是一组互不共享比特的 CZ 门，可在单次全局里德堡激发下并行完成；阶段之间由布局转移（layout transition）连接，转移即一次”装载–集体移动–存储”循环 Ruan 2025。NALAC 进一步把执行组织为运行（run，进出纠缠区各一次）与步（step，运行内的一组独立门）：利用”每对交互比特至少一方留在 SLM 上”即可满足阵列对齐约束这一事实，同一运行内的多个步无需额外装载/存储即可依次执行——这正是边着色调度省掉往返开销的机制 Stade 2024。

从物理阵列到逻辑阵列

容错场景下还有一个关键的抽象跳跃：给定码的阵列尺寸（如颜色码 $1 \times 1$ 到 $12 \times 11$ ，对应距离 1 到 7、编码 1 到 127 个物理原子），可以把整个架构”铺满”互不重叠的物理阵列、以每阵列为一个节点做路由，全部移动算完后再把逻辑比特展开为物理阵列。由于同一逻辑阵列的物理原子可整体并行搬运，这一抽象既精确又把问题规模缩小了一个数量级以上 Stade 2024。

保真度与成本模型

PowerMove 把分区架构下的输出保真度分解为五个因子 Ruan 2025：

f_{o u t} = f_{1}^{g_{1}} f_{2}^{g_{2}} f_{e x c}^{\sum_{i} n_{i}} f_{t r an s}^{N_{t r an s}} q \prod (1 - \frac{T _{q}}{T _{2}}),

其中 $g_{1}, g_{2}$ 为单比特/CZ 门数， $f_{e x c} = 99.75%$ 是每次里德堡激发中每个未参与门原子承受的激发误差（ $n_{i}$ 为第 $i$ 次激发中的旁观原子数）， $f_{t r an s} = 99.9%$ 是每次 SLM↔AOD 换阱保真度（历时 $15 μ s$ ）， $T_{q}$ 是量子比特 $q$ 的空闲时长——把原子送进存储区可让该项近似归零。ZAP 采用略不同的变体，把串扰显式记为 $f_{x t a l k}^{N_{x t a l k}}$ 因子，退相干用 $\prod_{q} e^{- t_{q} / T_{2}}$ 计入，且假设受控搬运本身近乎无损、其代价只体现为时长 Huang 2026。位移 $d$ 的搬运时长按加速度受限模型为 $t_{m v} (d) = 2 d / a$ Huang 2026。

分区架构示意：存储区/纠缠区/读出区与装载-移动-存储循环（图源：Stade 2024 Fig. 1）

方法与实现

NALAC：逻辑横向门路由。面向逻辑比特阵列，NALAC 把物理架构抽象为”以左上原子为代表的逻辑阵列”模型，将纠缠门路由问题归约为相互作用图的边着色：同色边对应的门组成一个 step，可在一次全局光束脉冲下并行执行；着色的附加条件保证 AOD 上原子的次序约束。相比”一次搬一对”的朴素方案（平均并行 CZ 数恒为 1），NALAC 在 20 逻辑比特基准上把路由开销从数百毫秒压缩约 3–5 倍（如 qnn 电路 $266 ms \to 57 ms$ ），平均并行 CZ 数最高达 3.7，且编译时间保持在毫秒量级 Stade 2024。

ZAP：确定性单遍编译。ZAP 与架构协同设计：纠缠区排布间距小于阻塞半径的 SLM 陷阱对，搬运被压缩为”存储区 ↔ 陷阱对”的短程移动。编译采用单遍确定性流水线——ASAP-separate 调度（先排双比特门、再把单比特门填入空隙，减少不必要的搬运）、前瞻式布局、以及”闲置比特留在纠缠区还是送回存储区”的混合管理策略，在串扰暴露与搬运开销间动态平衡。相比迭代式求解的 ZAC/PowerMove，编译时间从数十秒降到 0.1 s 以下（100 比特线路在笔记本上即达），加速超过 $1000 \times$ ；相对 Enola 加速超过 $10000 \times$ ，执行质量持平或更优 Huang 2026。

PowerMove：以移动为中心。PowerMove 指出此前最优编译器 Enola 每阶段都要回到初始布局（避免原子聚簇），无法利用存储区。它把调度、分配、搬运三者联动：Stage Scheduler 决定阶段次序以最小化分区间往返；Coll-Move 调度器编排多次集体移动，让非交互比特尽早进驻存储区（最大化”驻留时间”），并调度多个独立 AOD 阵列并行搬运。评估显示执行时间缩短 $1.71 - 3.46 \times$ 、编译时间最高缩短 $213.5 \times$ 、保真度提升数个数量级 Ruan 2025。

编译器反哺硬件设计。抽象模型的另一个用途是评估架构参数：NALAC 把读出/存储区形状作为可调输入，发现窄存储区同时拉长装载与搬运时间（原子平均要走更远、每行能放的阵列更少），从而为设计者给出”存储区宽窄”的量化取舍 Stade 2024。

架构间的另一种分工见OLSQ-DPQA（SAT/LSQ 框架）、DasAtom（分治搬运）与Weaver（多硬件重定向）。

参数与量级

量	典型值	来源
实验分区规格	纠缠区 $4 \times 36$ 、存储区 $72 \times 12$ 、读出区 $4 \times 72$ 位点	Stade 2024
存储区–计算区间距	$\geq 20 μ m$	Ruan 2025
阻塞半径/激发间距	$r_{b} \approx 6 μ m$ ；激发期非交互比特间距 $\geq 10 μ m$	Ruan 2025
单比特/CZ 门保真度	$f_{1} = 99.99%$ ， $f_{2} = 99.5%$	Ruan 2025
旁观原子激发误差	$f_{e x c} = 99.75%$ （每次激发）	Ruan 2025
SLM↔AOD 换阱	$f_{t r an s} = 99.9%$ ， $15 μ s$	Ruan 2025
相干时间 $T_{2}$	$1.5 s$	Ruan 2025
搬运加速度上限	$a \approx 2750 m / s^{2}$ （低于此近似无损）	Ruan 2025
ZAP 编译时间	$< 0.1 s$ （100 比特），较 ZAC/PowerMove 加速 $> 1000 \times$	Huang 2026
NALAC 路由开销	qnn： $266 \to 57 ms$ （并行 CZ $1 \to 3.7$ ）	Stade 2024
PowerMove 收益	执行时间 $1.71 - 3.46 \times$ ，编译最高 $213.5 \times$	Ruan 2025

与其他概念的关系

分区架构是原子搬运与相干输运能力的架构化表达：分区间搬运的物理基础（相干输运、速度阈值、动力学解耦）在彼处展开。
其实验原型来自逻辑量子处理器与大规模阵列：48 逻辑比特处理器正是三区架构的容错演示。
横向逻辑门天然映射为”阵列搬入纠缠区”：见横向逻辑 Clifford 门与常数开销容错（qLDPC 需要大规模分区阵列）。
中电路测量依赖读出区与存储区的空间隔离：见中电路测量与非破坏读出与原子重排与连续运行。
满足四条 AOD 约束的具体调度算法见PowerMove 分区架构编译、ZAP 架构与编译器与Arctic：FPQA 调度。
纠缠区并行门的物理约束（阻塞半径与限制体积）承接里德堡阻塞与FPQA 计算模型与能力边界。

参考文献

D. Bluvstein, H. Levine, G. Semeghini, T. T. Wang, et al., “A quantum processor based on coherent transport of entangled atom arrays”, Nature (2022). NA143 · arXiv:2112.03923 · DOI 10.1038/s41586-022-04592-6
Y. Stade, L. Schmid, L. Burgholzer, R. Wille, “An Abstract Model and Efficient Routing for Logical Entangling Gates on Zoned Neutral Atom Architectures”, IEEE QCE (2024). NA017 · arXiv:2405.08068 · DOI 10.1109/QCE60285.2024.00098
J. Ruan, X. Fang, H. Zhang, A. Li, T. Humble, Y. Ding, “PowerMove: Optimizing Compilation for Neutral Atom Quantum Computers with Zoned Architecture”, ASPLOS (2025). NA031 · arXiv:2411.12263 · DOI 10.1145/3676642.3736128
C. Huang, X. Zhao, H. Xu, W. Zhuang, M. Hu, D. E. Liu, J. Wang, “ZAP: Zoned Architecture and Performant Compiler for Field-Programmable Atom Array”, IEEE Trans. Quantum Eng. (2026). NA046 · arXiv:2411.14037 · DOI 10.1109/TQE.2026.3696707

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