逻辑量子处理器

可重构阵列把"编码"变成架构问题：原子用 AOD 搬运实现任意连通性，全局激光脉冲同时对交织的码块执行横向门，存储/纠缠/读出分区让逻辑比特规模与控制通道数解耦——由此出现了 280 物理比特、48 逻辑比特的逻辑处理器，并在 448 原子上验证了重复纠错、通用逻辑与中电路比特复用的全套架构要素。

问题背景

纠错的目的是用冗余换可靠性，但逻辑比特的编码、纠缠与读出各自都有开销：常规架构里逻辑比特的连通性受物理布局限制，横向门难以执行，码块间操作要靠笨重的线路分解，非 Clifford 操作更要靠昂贵的魔态蒸馏。 中性原子可重构阵列提供三个独特能力：任意几何的原子排布（原子装配）、用二维 AOD 频率复用实现的并行搬运与纠缠（两路波形生成全部移动轨迹）、以及全局脉冲寻址——逻辑级控制由此成为”移动 + 全局脉冲”的调度问题 Bluvstein 2023。

这一”逻辑级控制 + 分区架构”的组合意味着：控制器只需驱动少数全局激光与 AOD 波形，而逻辑比特数量随阵列规模增长；逻辑比特在存储区长期保存的误差低于将其反复编解码的误差，于是大规模逻辑电路被拆解成”制备→纠缠→入库”的循环 Bluvstein 2023。

Bluvstein 等人在最多 280 个物理比特上实现了可编程逻辑处理器：表面码逻辑比特间的横向 CNOT 随码距 $d=3\to 7$ 单调变好，$d=3$ 色码实现容错逻辑算法，3D $[[8,3,2]]$ 码块支持横向 CCZ 并拼出 48 逻辑比特的超立方采样电路； 随后的 448 原子实验把重复纠错、格手术（lattice surgery）、横向远程传态与中电路比特复用整合成完整的容错通用架构 Bluvstein 2023 Bluvstein 2025。

理论模型

码与横向门的容错性

表面码的稳定子是二维格子上共享格点的四体 $X$、$Z$ 算符，与沿横向/纵向延伸的逻辑算符 $X_L$、$Z_L$ 对易；通过测量稳定子探测错误，译码器推断最可能的错误图样，并以软件形式施加 $X_L$/$Z_L$ 修正。 码距 $d$ 的码可纠正 $t=(d-1)/2$ 个单比特错误。横向门指逻辑门按物理比特一一对应地同时作用（如两码块间所有对应比特对各做一个 CNOT）：单层门内物理比特不共享，物理误差不会在码块内扩散成逻辑错误，故横向门天然容错 Bluvstein 2023。

关联译码

横向 CNOT 会成对地传播物理误差：控制块的一个 $X$（或 $Z$）错误，会在靶块的镜像位置留下一个关联伙伴错误。因此两码块的症状应联合译码：把两个码块各自的匹配图用边与超边（hyperedge，连接跨块的成对症状）连成一张关联译码图。 这里的关联来自确定性的误差传播结构，而非关联的错误事件，因此可以精确并入图。实验观察到：关联译码下逻辑 Bell 对误差随码距下降，而常规独立译码（两块各自最小权匹配）下误差随码距上升——非容错态制备引入的误差在独立译码下反而被放大 Bluvstein 2023。

3D $[[8,3,2]]$ 码与横向 CCZ

$[[8,3,2]]$ 码每块编码 3 个逻辑比特：$Z$ 基码距 $d=2$、$X$ 基码距 $d=4$，因而具备 $Z$ 误差检测、$X$ 误差纠正能力，且块间可以配横向 CNOT。 最关键的性质是：物理 $\{T,S\}$ 旋转可在块内横向实现 $\{\mathrm{CCZ},\mathrm{CZ},Z\}$ 逻辑门集，块间配横向 CNOT，即非 Clifford 的 CCZ 无需魔态蒸馏即可横向执行； 横向 $H$ 被禁止，但初始化/测量在 $X$ 或 $Z$ 基上进行等效于在电路两端使用 $H$。把逻辑三重态挂在最高 4D 超立方图上（含物理连通性等效 7D 超立方），即得类 IQP（instantaneous quantum polynomial）电路，其输出分布的采样在特定实例下是经典难的； XEB（交叉熵基准）随错误检测（后选择）提升，且对 IQP 电路 XEB 近似等于保真度 Bluvstein 2023。

方法与实现

横向 CNOT 的三步循环（NA153）：(1) 把两码块编码为 $d$ 阶表面码；(2) 用移动镊子把两块原子交织（interlace）——控制块的每一数据原子与靶块的对应原子进入阻塞半径； (3) 打发一次全局里德堡脉冲，同时对所有比特对执行物理 CZ（经 Hadamard 共轭即 CNOT）。$d=7$ 的表面码每块 146 个物理比特（$d=3,5$ 分别 26、74）； 关联译码下 Bell 对误差沿 $d=3,5,7$ 递减至 $\sim 0.07$（$d=7$ 的 $X_L{X}_L$、$Z_L{Z}_L$ 基布居约 0.95），而独立译码下误差随码距上升。 减小码距只需从网格上摘除若干原子，保证不同码距共用同一实验条件；$d=3$ 时还并行产生了四个逻辑 Bell 对 Bluvstein 2023。

分区架构与容错逻辑算法（NA153）。处理器分存储区、纠缠区与读出区，逻辑比特在存储区的退相干低于物理比特 idle 退相干。 在 $d=3$ 色码上（横向门集 $H$、$S$、CNOT 覆盖全部 Clifford 群）做旗标式容错态制备：10 个色码先非容错编码，再用并行横向 CNOT（5 个 ancilla 逻辑比特作旗标）容错化 5 个计算比特，随后 4 个计算比特制备逻辑 GHZ。 $|0_L⟩$ 初始化保真度 99.91(+0.04/−0.09)%，超过物理比特初始化 99.32(4)% 与物理两比特门 99.5%——即跨过 break-even； 旗标 + 稳定子两级后选择（错误检测）把逻辑 GHZ 保真度推到 99.85(+0.1/−1.0)%，全 256 个逻辑 Pauli 串的层析给出完整密度矩阵； “滑动阈值”后选择还能连续调节成功率与保真度的折中（丢弃一半数据即可把 GHZ 保真度提到约 90%）Bluvstein 2023。

中电路前馈的纠缠远程传态（NA153）。三逻辑比特 GHZ 制备后，对中间逻辑比特做 $X$ 基中电路测量，按测量结果对第一、三个逻辑比特实时施加逻辑 $S$ 门：不加前馈时 $⟨X_L{X}_L⟩$、$⟨Y_L{Y}_L⟩$ 为零，加前馈后 Bell 保真度恢复到 77(2)%（对计算比特稳定子再做后选择则达 92(2)%）； 关闭中电路测量、直接对中间比特后选择的对照给出相近的 75(2)%，说明读出与前馈本身是高保真的 Bluvstein 2023。

48 逻辑比特采样电路（NA153）。用 $[[8,3,2]]$ 码块把逻辑三重态纠缠在最高 4D 超立方上：12 逻辑比特电路（28 个逻辑纠缠门）的 XEB 从无错误检测的 0.156(2) 升到全错误检测的 0.616(7)； 逐级扩展到 3、6、12、24、48 逻辑比特，最大电路含 48 逻辑比特、228 个逻辑两比特门与 48 个逻辑 CCZ，XEB 约 0.1，比同复杂度的物理比特数字电路高约一个数量级，末态纯度 0.74(3) 与 XEB 相符 Bluvstein 2023。

走向通用容错架构（NA164，摘要级数据）。在最多 448 原子上演示了通用容错架构的全部要素，并提炼出架构设计原则：

• 低于阈值的重复纠错：四轮特征化线路中实现 2.14(13) 倍的低于阈值性能，借助原子丢失检测与机器学习译码；
• 逻辑纠缠的两条路径：横向门与格手术并用；用 3D $[[15,1,3]]$ 码的横向远程传态实现任意角合成（对数开销），替代魔态蒸馏；
• 熵管理与比特复用：中电路量子比特复用把实验循环率提升两个数量级，支持数十逻辑比特、数百次逻辑远程传态的深线路（$[[7,1,3]]$ 与高速率 $[[16,6,4]]$ 码），同时保持线路内部熵恒定；
• 原则：量子逻辑与熵移除的配合、在逻辑门与魔态制备中审慎利用物理纠缠、用远程传态同时实现通用性与物理比特重置 Bluvstein 2025。

分区逻辑处理器与横向门三步循环：存储/纠缠/读出分区、AOD 交织两码块、全局脉冲执行横向 CNOT（图源：NA153 Fig. 1）

48 逻辑比特超立方采样电路与 XEB 随错误检测的提升（图源：NA153 Fig. 5）

参数与量级

量	数值	来源
物理比特规模	280（NA153）→ 448（NA164）	Bluvstein 2023 Bluvstein 2025
表面码横向 CNOT	Bell 对误差 $d=3\to 7$ 递减至 $\sim 0.07$（关联译码）	Bluvstein 2023
单块物理比特	$d=3/5/7$：26 / 74 / 146	Bluvstein 2023
色码初始化（break-even）	$	0_L\rangle$ 99.91(+0.04/−0.09)% vs 物理 99.32(4)%
逻辑 GHZ（错误检测）	99.85(+0.1/−1.0)%	Bluvstein 2023
纠缠远程传态	前馈后 Bell 保真度 77(2)%（稳定子后选择 92(2)%）	Bluvstein 2023
12 逻辑比特 XEB	0.156(2) → 0.616(7)（全错误检测）	Bluvstein 2023
最大逻辑电路	48 逻辑比特，228 两比特门 + 48 CCZ，XEB $\approx 0.1$	Bluvstein 2023
低于阈值因子 / 循环率	2.14(13)；中电路复用使循环率提升两个数量级	Bluvstein 2025

与其他概念的关系

• 横向门的码上定义与阵列执行细节见横向逻辑 Clifford 门；处理器所依托的搬运与分区抽象见分区架构与原子搬运与相干输运，交织与全局脉冲的编译调度是FPQA 计算模型能力的直接体现。
• 中电路读出与逻辑级前馈（远程传态中的实时 $S$ 门修正）直接依赖中电路测量与非破坏读出。
• 与里德堡硬件高效容错计算互补：NA153/NA164 走”通用拓扑码 + 关联译码”路线，而擦除偏置路线见擦除转换；NA164 中的原子丢失检测正是原子损失与容损失架构的纠错应用。
• 高速率码块（$[[16,6,4]]$ 等）指向qLDPC 码架构与常数开销容错； 块内横向 CCZ 与原生三比特门的分工见Toffoli/CCZ 门与多比特阻塞门。
• 译码侧的经典引擎由Stim 稳定子模拟与探测器错误模型与Sparse Blossom 最小权匹配提供； 逻辑门中的全局脉冲物理是里德堡阻塞，其并行执行见并行纠缠门。
• 支撑 280/448 比特规模的阵列加载与维持见大规模阵列与连续运行与原子重排与连续运行。

参考文献

• D. Bluvstein, S. J. Evered, A. A. Geim, S. H. Li, et al., “Logical quantum processor based on reconfigurable atom arrays”, Nature 626 (2024). NA153 · DOI 10.1038/s41586-023-06927-3
• D. Bluvstein, A. A. Geim, S. H. Li, S. J. Evered, et al., “A fault-tolerant neutral-atom architecture for universal quantum computation”, Nature (2025). NA164 · DOI 10.1038/s41586-025-09848-5