qLDPC 码架构

qLDPC 码用权重恒定的非局域检查换来高编码速率，其物理实现的核心矛盾是"非局域连接 vs 硬件能力"；中性原子给出三条互补路线——固定布局 + 长程里德堡门直连、分区阵列上按 BB 码原语调度搬运、以及把乘积码结构直接烙进编译器的协同设计。

问题背景

Bravyi 等人于 2024 年提出的准循环双变量自行车码（bivariate bicycle, BB codes）把高码率 qLDPC 码推上实用议程：权重 6 的稳定子检查、厚度仅 2 的 Tanner 图、准环面（torus）拓扑的规则结构，伪阈值与表面码相当而编码速率远高——此前针对 BB 码的方案是双侧超导芯片布局 Poole 2025。衡量相对收益的品质因数为

$$r=\frac{k{d}^2}{n},$$

旋转表面码对任意 $k,d$ 恒有 $r=1$。三条矛盾随之而来：

1. 检查是非局域的：BB 码的 Tanner 图虽”薄”，平面化（开边界）后检查两端的欧氏距离却可横跨整个比特网格 Poole 2025；
2. 原子搬运受限速：搬运提供连通性但受量子速度极限约束，BB 码的 QEC 周期早期估计约 $\sim 2\mathrm{ms}$，基于搬运的超图乘积码更达数十毫秒，对深线路或大样本应用难以为继 Poole 2025；
3. 编译本身是瓶颈：合成合法高效的 QEC 执行方案是可证困难的组合问题——即使一维原子重排合成也已被证明 NP 难，通用二维编译器可能比优化方案慢 40 倍以上 Liu 2026。

理论模型

码实例与品质因数（$r=k{d}^2/n$）及平面布局所需的最大通信距离 $D_{\max }$（单位：格距） Poole 2025：

码	$r$	$D_{\max }$（既有布局）	$D_{\max }$（优化布局）
$[[72,12,6]]$	$6$	$11$	$5$
$[[90,8,10]]$	$8.89$	$29/25$	$10$
$[[108,8,10]]$	$7.41$	$17/15$	$7$
$[[144,12,12]]$	$12$	$23/21$	$7.21$
$[[288,12,18]]$	$13.5$	$27.7/21$	$7.21$

BB 码是 CSS 型 qLDPC 码：以商多项式环上的基矩阵经”自行车”式循环移位组合生成 X/Z 检查；恒定检查权重与恒定度数使其综合征提取可分解为常数深度、可并行的移位与测量层，天然适配”逻辑指令集”式的编译抽象 Ludmir 2026。更广地，超图乘积（HGP）、提升乘积（LP）与 BB 同属乘积码谱系：两个经典种子码沿两个乘积坐标复制，检查边把二维执行规划精确切分为行、列两族独立的一维子问题——每个一维子问题可用可满足性模理论（SMT）编码求到深度最优（这是精确的边划分，而非启发式） Liu 2026。

“厚度 2”为什么关键：图的厚度（thickness）是其边集可分解为多少个平面子图之并。厚度 2 意味着 BB 码的全部检查连接可以拆成两个平面层——这正是超导方案”双侧芯片”布局的由来；对中性原子而言，它说明非局域性只需极少几个重排层级即可补齐：问题的困难从”拓扑”降格为”调度”，这正是重排架构能够接手的原因 Poole 2025。

周期时间模型（固定布局、长程门直连）。$[[144,12,12]]$ 码全轮 X/Z 检查共需 $864$ 个 CZ 门；里德堡相互作用按 $V(R)\propto R^{-6}$ 衰减，长程下”几何禁区”内同时只能做一个两比特门；若不做 CZ 并行、全部按最坏光照时间 $t_{\max }$ 计，周期上界为

$$t\le 6N(t_{\max }+t_{\mathrm{switch}})+4t_{\mathrm{switch}}+3.5\mu s,$$

其中 $t_{\mathrm{switch}}$ 为光束切换开销 Poole 2025。

方法与实现

路线一：优化布局 + 长程里德堡门（固定原子）。 物理约束链：里德堡电子波函数半径（$n=100$ 约 $1\mu \mathrm{m}$）要求原子间距 $s_{\min }\simeq 1.5\mu \mathrm{m}$；高保真 CZ 需数 MHz 相互作用强度，把作用距离限制在 $R_{\max }=10-15\mu \mathrm{m}\approx 10s_{\min }$。布局优化把”给定 $D_{\max }$ 是否存在合法放置”归约为二部图完美匹配（Hopcroft–Karp 算法），对候选 $D_{\max }$ 逐级收紧，配合”膨胀–折叠”重映射；$[[144,12,12]]$ 的 $D_{\max }$ 从 $23$（IBM 布局）/ $21$ 压到 $7.21$ 格距，约 3 倍改善 Poole 2025。门设计以”最小化所需相互作用强度”为目标优化 CZ 脉冲，在 $R_{\max }=12.3\mu \mathrm{m}$ 处实现 $F>0.999$ 的远距门（门时 180–430 ns，随距离增大），使 BB 码可执行到 $d=18$ 而完全免搬运。周期核算：$t_{\max }=0.48\mu s$、$t_{\mathrm{switch}}=1.5\mu s$ 给上界 $1.72\mathrm{ms}$；计及 CZ 并行化（864 门压至 693 个调度单位）后的实际估计为 $1.28\mathbf{ms}$——比搬运式方案快近一倍。读出侧：荧光探测率可达 $>10^6{\mathrm{s}}^{-1}$（激发态寿命 $\tau \sim 30\mathrm{ns}$、收集效率 $\eta =0.1$），亚微秒读出原理可行（自由空间已有 0.25 ms 报道）；ancilla 重置可选并行 Raman 选择性反转、双 species 选择性光泵浦或丢弃重装 Poole 2025。

路线二：BB 原语的分区架构执行（Park-n-Ride）。 在 SLM 存储 + AOD 搬运的分区阵列上定义 BB 原生执行模型（显式建模移动、分区与交互约束），三大组件协同：谱放置（spectral seriation）按谱排序安置 BB 模块以最小化搬运距离；并行移位自同构把 BB 码的移位操作分解为”循环滚动”（cyclic rolls），方向感知调度规避 AOD 列交叉（禁止多列同时平移与 SLM↔AOD 陷阱转移的冲突）；桥接交互用桥接比特在交互子区完成跨模块联合测量，规避阻塞与不交叉约束。列结构划分为空转子区（每个测量子层对应十个纠错周期）与桥接交互子区。在 $[[144,12,12]]$ 与 $[[288,12,18]]$ 上评测 30 个 BB 电路（384–1,356 个逻辑比特）：相比串行基线运行时间最多降约 40%，单次测量行程成本降 34%，串行桥接轮数减 45%；非 Clifford 门经魔法态工厂的协议无关抽象接入（发表为 SC 2026） Ludmir 2026。

路线三：乘积码的架构-编译协同设计（ONEX）。 面向 HGP/LP 码存储器，流程分三步：

1. 一维深度最优规划：乘积对齐布局上，把二维综合征提取精确切分为并行的行/列一维子问题，SMT 求解器给出可证深度最优的一维执行计划（AOD 搬运分解为激活 SLM→AOD 与并行移动两相）；
2. 多级编译流水线：“任意时优化（anytime）+ 搬运压缩 + 迭代反馈”，在保证编译墙钟时间的同时支持渐进求精与按需取解；
3. 评测与推广：在 $[[225,9,4]]$ 至 $[[2500,100,12]]$ 的 HGP 码上，时钟率比构造性一维算法高 3.7–6.1 倍、比通用二维编译器高 29.8–42.1 倍，可扩展到 2500 数据比特；再扩展到分区布局量化存储/交互分区的得失，并以 LP 码为代表验证对更广乘积码族的适用性 Liu 2026。

三条路线的适用边界：固定布局 + 长程门适合”门速优先”的中小规模存储（免搬运、周期最短，但禁区串行化限制并行度）；分区搬运路线规模上限最高，把 BB 的规则移位变成 AOD 整列滚动的批量操作，代价是调度复杂度；协同设计路线不改变硬件，而是把乘积对称性变成编译器的搜索空间削减，适用于任何结构可分解的码族。三者共享同一物理底座：AOD 的行列并行性、里德堡门的禁区约束与原子的相干输运 Poole 2025 Ludmir 2026 Liu 2026。

架构层级的分工：qLDPC 码提供高码率存储，“原位逻辑门”的完整方案仍在发展；替代方案是 qLDPC 存储块与表面码处理器之间的隐形传态混合架构——两类码块的周期速率无需一致，只要存储块充足，qLDPC 周期不限制逻辑计算速率 Poole 2025。

周期的剩余瓶颈在光子学：1.28 ms 的估计对光束切换时间 $t_{\mathrm{switch}}$ 高度敏感，可达成的周期时间”关键性地依赖快速光子束切换”；改进的光开关器件将直接换取更短的 QEC 周期，而搬运式架构则受制于囚禁原子的量子速度极限、无法同比例加速 Poole 2025。

$[[144,12,12]]$ BB 码的优化布局与检查连接、最大通信距离标注（图源：Poole 2025 Fig. 1）

Park-n-Ride 的 BB 模块谱放置与 AOD 循环滚动调度（图源：Ludmir 2026 Fig. 1）

参数与量级

量	典型值	来源
BB 码品质因数 $r=k{d}^2/n$	$6-13.5$（表面码 $=1$）	Poole 2025
$[[144,12,12]]$ 最大通信距离	$23/21\to 7.21$ 格距	Poole 2025
长程 CZ 门	$F>0.999$ @ $12.3\mu \mathrm{m}$，180–430 ns	Poole 2025
QEC 周期（$[[144,12,12]]$）	$\sim 1.28\mathrm{ms}$（搬运式 $\sim 2\mathrm{ms}$）	Poole 2025
可执行码距（免搬运）	$d\le 18$	Poole 2025
Park-n-Ride 运行时间降低	最高 $\sim 40\%$（行程成本 $-34\%$、桥接轮 $-45\%$）	Ludmir 2026
ONEX 时钟率增益	3.7–6.1×（1D 构造）/ 29.8–42.1×（2D 通用）	Liu 2026
ONEX 码规模	至 $[[2500,100,12]]$（2500 数据比特）	Liu 2026

与其他概念的关系

• 存储块高码率 + 处理器补丁做逻辑门的混合架构（隐形传态衔接、$O(1)$ 空间开销论证）见常数开销容错；处理器的逻辑 Clifford 可用横向逻辑 Clifford 门加速。
• BB 码的准环面连通性靠原子重排实现，依赖原子搬运与相干输运与最优重排与置换路由；分区版调度是分区架构与PowerMove 分区架构编译方法的直接延伸。
• 长程里德堡门的并行与串扰约束由多比特阻塞门与并行纠缠门的物理决定；“几何禁区”内串行执行的根源正是里德堡相互作用的长程性。
• 编译器之间的对比需编译器公平评测与可视化框架；执行计划的噪声分析配合Stim 稳定子模拟与探测器错误模型。
• 快速读出（亚微秒可期、当前典型毫秒级）是 QEC 周期的另一半瓶颈，关联中电路测量与非破坏读出；承载大规模 qLDPC 阵列的硬件进展见大规模阵列与连续运行。

参考文献

• C. Poole, T. M. Graham, M. A. Perlin, M. Otten, M. Saffman, “Architecture for fast implementation of quantum low-density parity-check codes with optimized Rydberg gates”, Phys. Rev. A 111, 022433 (2025). NA166 · arXiv:2404.18809
• J. Ludmir, A. Ranjan, N. S. DiBrita, J. Han, T. Patel, “Hardware-Aware Compilation and Execution of Bivariate Bicycle Codes on Neutral-Atom Systems”, Proc. SC (2026). NA173 · arXiv:2608.17023
• A. Liu, W.-H. Lin, D. B. Tan, Q. Xu, J. Cong, “Architecture and Compilation Co-Design for High-Rate Quantum Product Codes on Neutral Atom Arrays” (2026). NA172 · arXiv:2608.20164
• S. Bravyi, A. W. Cross, J. M. Gambetta, D. Maslov, P. Rall, T. J. Yoder, “High-threshold and low-overhead fault-tolerant quantum memory”, Nature 627, 778 (2024). （NA166 引文 [1]：BB 码原始提案）